Design of Ion-Implanted MOSFET's with Very Small Physical Dimensions in Tiếng Việt and English

This paper is under a licence that does not allow it to be reproduced, so what is here is its front matter and a short abstract. Read it at the publisher's page.

Tiếng Việt

English

Thiết kế MOSFET cấy ion với các kích thước vật lý rất nhỏ

ROBERT H. DENNARD, MEMBER, IEEE, FRITZ H. GAENSSLLEN, HWA-NIEN YU, MEMBER, IEEE, V. LEO RIDEOUT, MEMBER, IEEE, ERNEST BASSOUS, AND ANDRE R. LeBLANC, MEMBER, IEEE

Tóm tắt—Bài báo này xem xét thiết kế, chế tạo và đặc trưng hóa các thiết bị chuyển mạch MOSFET rất nhỏ thích hợp cho các mạch tích hợp số sử dụng các kích thước cỡ 1 $\mu$ . Các quan hệ tỷ lệ được trình bày, cho thấy cách một MOSFET thông thường có thể được thu nhỏ về kích thước. Một cấu trúc thiết bị nhỏ cải tiến được trình bày, sử dụng cấy ion để tạo ra các vùng nguồn và máng nông cùng với một phân bố pha tạp đế không đồng nhất. Các mô hình một chiều được sử dụng để dự đoán phân bố pha tạp đế và đặc tính điện áp ngưỡng tương ứng theo điện áp nguồn. Một mô hình vận chuyển dòng điện hai chiều được sử dụng để dự đoán mức độ tương đối của các hiệu ứng kênh ngắn đối với các tổ hợp tham số thiết bị khác nhau. Các MOSFET cổng polysilicon với độ dài kênh nhỏ tới 0.5 $\mu$ đã được chế tạo, và các đặc tính thiết bị được đo lường, so sánh với các giá trị dự đoán. Sự cải thiện hiệu năng dự kiến từ việc sử dụng các thiết bị rất nhỏ này trong các mạch tích hợp được thu nhỏ cao được dự đoán.

Bản thảo nhận ngày 20 tháng 5 năm 1974; sửa đổi ngày 3 tháng 7 năm 1974.

Các tác giả thuộc Trung tâm Nghiên cứu IBM T. J. Watson, Yorktown Heights, N.Y. 10598.

IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-9, NO. 5, OCTOBER 1974

DANH SÁCH KÝ HIỆU

$\alpha$

Độ dốc bán logarit nghịch của đặc tính dưới ngưỡng.

$D$

Độ rộng của biên dạng hàm bước lý tưởng hóa cho cấy kênh.

$\Delta W_f$

Hiệu điện thế hàm công giữa cổng và đế.

$\epsilon_{Si}, \epsilon_{ox}$

[3] E. J. Boleky, “Subnanosecond switching delays using CMOS/SOS silicon-gate technology,” in 1971 Int. Solid-State Circuit Conf., Dig. Tech. Papers, p. 225. [4] E. J. Boleky and J. E. Meyer, “High-performance low-power CMOS memories using silicon-on-sapphire technology,” IEEE J. Solid-State Circuits (Special Issue on Micropower Electronics), vol. SC-7, pp. 135–145, Apr. 1972. [5] R. W. Bower, H. G. Dill, K. G. Aubuchon, and S. A. Thompson, “MOS field effect transistors by gate masked ion implantation,” IEEE Trans. Electron Devices, vol. ED-15, pp. 757–761, Oct. 1968. [6] J. Tihanyi, “Complementary ESFI MOS devices with gate self adjustment by ion implantation,” in Proc. 5th Int. Conf. Microelectronics in Munich, Nov. 27–29, 1972. München-Wien, Germany: R. Oldenbourg Verlag, pp. 437–447. [7] E. J. Boleky, “The performance of complementary MOS transistors on insulating substrates,” RCA Rev., vol. 30, pp. 372–395, 1970. [8] K. Goser, “Channel formation in an insulated gate field effect transistor (IGFET) and its equivalent circuit,” Siemens Forschungs- und Entwicklungsberichte, no. 1, pp. 3–9, 1971. [9] A. E. Ruehli and P. A. Brennan, “Accurate metallization capacitances for integrated circuits and packages,” IEEE J. Solid-State Circuits (Corresp.), vol. SC-8, pp. 289–290, Aug. 1973. [10] SINAP (Siemens Netzwerk Analyse Programm Paket), Siemens AG, Munich, Germany. [11] K. Goser and K. Steinhübl, “Aufteilung der Gate-Kanal-Kapazitat auf Source und Drain im Ersatzschaltbild eines MOS-Transistors,” Siemens Forschungs- und Entwicklungsberichte 1, no. 3, pp. 284–286, 1972. [12] J. R. Burns, “Switching response of complementary-symmetry MOS transistors logic circuits,” RCA Rev., vol. 25, pp. 627–681, 1964. [13] R. W. Ahrons and P. D. Gardner, “Introduction of technology and performance in complementary symmetry circuits,” IEEE J. Solid-State Circuits (Special Issue on Technology for Integrated-Circuit Design), vol. SC-5, pp. 24–29, Feb. 1970. [14] F. F. Fang and H. Rupprecht, “High performance MOS integrated circuits using ion implantation technique,” presented at the 1973 ESSDERC, Munich, Germany.

Michael Pomper, for a photograph and biography, please see p. 238 of this issue.

Jenö Tihanyi, for a photograph and biography, please see p. 238 of this issue.

Design of Ion-Implanted MOSFET’s with Very Small Physical Dimensions

ROBERT H. DENNARD, MEMBER, IEEE, FRITZ H. GAENSSLLEN, HWA-NIEN YU, MEMBER, IEEE, V. LEO RIDEOUT, MEMBER, IEEE, ERNEST BASSOUS, AND ANDRE R. LeBLANC, MEMBER, IEEE

Abstract—This paper considers the design, fabrication, and characterization of very small MOSFET switching devices suitable for digital integrated circuits using dimensions of the order of 1 $\mu$ . Scaling relationships are presented which show how a conventional MOSFET can be reduced in size. An improved small device structure is presented that uses ion implantation to provide shallow source and drain regions and a nonuniform substrate doping profile. One-dimensional models are used to predict the substrate doping profile and the corresponding threshold voltage versus source voltage characteristic. A two-dimensional current transport model is used to predict the relative degree of short-channel effects for different device parameter combinations. Polysilicon-gate MOSFET’s with channel lengths as short as 0.5 $\mu$ were fabricated, and the device characteristics measured and compared with predicted values. The performance improvement expected from using these very small devices in highly miniaturized integrated circuits is projected.

Manuscript received May 20, 1974; revised July 3, 1974. The authors are with the IBM T. J. Watson Research Center, Yorktown Heights, N.Y. 10598.

IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-9, NO. 5, OCTOBER 1974

LIST OF SYMBOLS

$\alpha$ Inverse semilogarithmic slope of subthreshold characteristic.

$D$ Width of idealized step function profile for channel implant.

$\Delta W_f$ Work function difference between gate and substrate.

$\epsilon_{Si}, \epsilon_{ox}$ Dielectric constants for silicon and silicon dioxide.

$I_d$ Drain current.

$k$ Boltzmann’s constant.

$\kappa$ Unitless scaling constant.

$L$ MOSFET channel length.

$\mu_{eff}$ Effective surface mobility.

$n_i$ Intrinsic carrier concentration.

$N_a$ Substrate acceptor concentration.

$\Psi_s$ Band bending in silicon at the onset of strong inversion for zero substrate voltage.

DENNARD et al.: ION-IMPLANTED MOSFET'S

\begin{array}{ll} \Psi_b & \text{Built-in junction potential.} \\ q & \text{Charge on the electron.} \\ Q_{eff} & \text{Effective oxide charge.} \\ t_{ox} & \text{Gate oxide thickness.} \\ T & \text{Absolute temperature.} \\ V_d, V_s, V_g, V_{sub} & \text{Drain, source, gate and substrate voltages.} \\ V_{ds} & \text{Drain voltage relative to source.} \\ V_{s-sub} & \text{Source voltage relative to substrate.} \\ V_t & \text{Gate threshold voltage.} \\ w_s, w_d & \text{Source and drain depletion layer widths.} \\ W & \text{MOSFET channel width.} \end{array}

This section is missing here.

Introduction

This section is missing here.

Device Scaling

This section is missing here.

Ion-implanted Device Design

This section is missing here.

Fabrication of Ion-implanted Mosfet's

This section is missing here.

Characteristics of the Zero Substrate Bias Design

This section is missing here.

Circuit Performance With Scaled-down Devices

This section is missing here.

Summary

This section is missing here.

Appendix

This section is missing here.

Acknowledgments

References

F. Fang, M. Hatzakis, and C. H. Ting, "Electron-beam fabrication of ion implanted high-performance FET circuits," J. Vac. Sci. Technol., vol. 10, p. 1082, 1973.
J. M. Pankrantz, H. T. Yuan, and L. T. Creagh, "A high-gain, low-noise transistor fabricated with electron beam lithography," in Tech. Dig. Int. Electron Devices Meeting, Dec. 1973, pp. 44–46.
H. N. Yu, R. H. Dennard, T. H. P. Chang, and M. Hatzakis, "An experimental high-density memory array fabricated with electron beam," in ISSCC Dig. Tech. Papers, Feb. 1973, pp. 98–99.
R. C. Henderson, R. F. W. Pease, A. M. Voshchenkow, P. Mallery, and R. L. Wadsack, "A high speed p-channel random access 1024-bit memory made with electron lithography," in Tech. Dig. Int. Electron Devices Meeting, Dec. 1973, pp. 138–140.
D. L. Spears and H. I. Smith, "X-Ray lithography—a new high resolution replication process," Solid State Technol., vol. 15, p. 21, 1972.
S. Middlehoek, "Projection masking, thin photoresist layers and interference effects," IBM J. Res. Develop., vol. 14, p. 117, 1970.
R. H. Dennard, F. H. Gaensslen, L. Kuhn, and H. N. Yu, "Design of micron MOS switching devices," presented at the IEEE Int. Electron Devices Meeting, Washington, D.C., Dec. 1972.
A. N. Broers and R. H. Dennard, "Impact of electron beam technology on silicon device fabrication," Semicond. Silicon (Electrochem. Soc. Publication), H. R. Huff and R. R. Burgess, eds., pp. 830–841, 1973.
D. L. Critchlow, R. H. Dennard, and S. E. Schuster, "Design characteristics of n-channel insulated-gate field-effect transistors," IBM J. Res. Develop., vol. 17, p. 430, 1973.
R. M. Swanson and J. D. Meindl, "Ion-implanted complementary MOS transistors in low-voltage circuits," IEEE J. Solid-State Circuits, vol. SC-7, pp. 146–153, April 1972.
V. L. Rideout, F. H. Gaensslen, and A. LeBlanc, "Device design considerations for ion implanted n-channel MOS-FET's," IBM J. Res. Develop., to be published.
F. F. Fang and A. B. Fowler, "Transport properties of electrons in inverted Si surfaces," Phys. Rev. vol. 169, p. 619, 1968.
W. S. Johnson, IBM System Products Division, E. Fishkill, N. Y., private communication.
H. S. Lee, "An analysis of the threshold voltage for short channel IGFET's," Solid-State Electron., vol. 16, p. 1407, 1973.
D. P. Kennedy and P. C. Murley, "Steady state mathematical theory for the insulated gate field effect transistor," IBM J. Res. Develop., vol. 17, p. 1, 1973.
M. S. Mock, "A two-dimensional mathematical model of the insulated-gate field-effect transistor," Solid-State Electron., vol. 16, p. 601, 1973.
W. Chang and P. Hwang, IBM System Products Division, Essex Junction, Vt., private communication.
R. R. Troutman, "Subthreshold design considerations for insulated gate field-effect transistors," IEEE J. Solid-State Circuits, vol. SC-9, p. 55, April 1974.

Read off the page by a vision model reading the page images using olmOCR-2-7B-1025-FP8. Translated into Tiếng Việt by gpt-5, against glossary version 7. Translated from the English.

Read off the page by a vision model reading the page images using olmOCR-2-7B-1025-FP8.