Improving Direct-Mapped Cache Performance by the Addition of a Small Fully-Associative Cache and Prefetch Buffers

Norman P. Jouppi, 1990, ISCA

About this paperEnglishbeside English

This paper is under a licence that does not allow it to be reproduced, so what is here is its front matter and a short abstract. Read it at the publisher's page.

Cải thiện hiệu năng Cache ánh xạ trực tiếp bằng cách bổ sung một Cache kết hợp đầy đủ nhỏ và các Bộ đệm nạp trước

Norman P. Jouppi

Digital Equipment Corporation Western Research Lab

100 Hamilton Ave., Palo Alto, CA 94301

Tóm tắt

Các dự báo về công nghệ máy tính cho thấy các bộ xử lý với hiệu năng đỉnh 1,000 MIPS trong tương lai tương đối gần. Các bộ xử lý này có thể dễ dàng mất một nửa hoặc nhiều hơn hiệu năng của chúng trong hệ thống phân cấp bộ nhớ nếu thiết kế của hệ thống phân cấp dựa trên các kỹ thuật cache truyền thống. Bài báo này trình bày các kỹ thuật phần cứng để cải thiện hiệu năng của cache.

Miss caching đặt một cache kết hợp đầy đủ nhỏ giữa một cache và đường nạp lại của nó. Các lỗi cache trúng trong miss cache chỉ có chi phí lỗi một chu kỳ, trái ngược với chi phí lỗi nhiều chu kỳ khi không có miss cache. Các miss cache nhỏ có từ 2 đến 5 mục nhập được cho thấy là rất hiệu quả trong việc loại bỏ các lỗi xung đột ánh xạ trong các cache ánh xạ trực tiếp cấp đầu tiên.

Victim caching là một cải tiến của miss caching, trong đó cache kết hợp đầy đủ nhỏ được nạp với nạn nhân của một lỗi thay vì dòng được yêu cầu. Các victim cache nhỏ có từ 1 đến 5 mục nhập thậm chí còn hiệu quả hơn miss caching trong việc loại bỏ các lỗi xung đột.

Các bộ đệm luồng nạp trước các dòng cache bắt đầu từ một địa chỉ lỗi cache. Dữ liệu được nạp trước được đặt trong bộ đệm chứ không phải trong cache. Các bộ đệm luồng hữu ích trong việc loại bỏ các lỗi cache do dung lượng và bắt buộc, cũng như một số lỗi xung đột cache lệnh.

References

  1. Baer, Jean-Loup, and Wang, Wenn-Hann. On the Inclusion Properties for Multi-Level Cache Hierarchies. The 15th Annual Symposium on Computer Architecture, IEEE Computer Society Press, June, 1988, pp. 73-80.
  2. Borg, Anita, Kessler, Rick E., Lazana, Georgia, and Wall, David W. Long Address Traces from RISC Machines: Generation and Analysis. Tech. Rept. 89/14, Digital Equipment Corporation Western Research Laboratory, September, 1989.
  3. Digital Equipment Corporation, Inc. VAX Hardware Handbook, volume 1 - 1984. Maynard, Massachusetts, 1984.
  4. Emer, Joel S., and Clark, Douglas W. A Characterization of Processor Performance in the VAX-11/780. The 11th Annual Symposium on Computer Architecture, IEEE Computer Society Press, June, 1984, pp. 301-310.
  5. Eustace, Alan. Private communication.
  6. Farrens, Matthew K., and Pleszkun, Andrew R. Improving Performance of Small On-Chip Instruction Caches . The 16th Annual Symposium on Computer Architecture, IEEE Computer Society Press, May, 1989, pp. 234-241.
  7. Hill, Mark D. Aspects of Cache Memory and Instruction Buffer Performance. Ph.D. Th., University of California, Berkeley, 1987.
  8. Jouppi, Norman P., and Wall, David W. Available Instruction-Level Parallelism For Superpipelined and Superscalar Machines. Third International Conference on Architectural Support for Programming Languages and Operating Systems, IEEE Computer Society Press, April, 1989, pp. 272-282.
  9. Jouppi, Norman P. Architectural and Organizational Tradeoffs in the Design of the MultiTitan CPU. The 16th Annual Symposium on Computer Architecture, IEEE Computer Society Press, May, 1989, pp. 281-289.
  10. Nielsen, Michael J. K. Titan System Manual. Tech. Rept. 86/1, Digital Equipment Corporation Western Research Laboratory, September, 1986.
  11. Ousterhout, John. Why Aren’t Operating Systems Getting Faster As Fast As Hardware? Tech. Rept. Technote 11, Digital Equipment Corporation Western Research Laboratory, October, 1989.
  12. Smith, Alan J. “Sequential program prefetching in memory hierarchies.” IEEE Computer 11, 12 (December 1978), 7-21.
  13. Smith, Alan J. “Cache Memories.” Computing Surveys (September 1982), 473-530.

Read off the page by a vision model reading the page images using olmOCR-2-7B-1025-FP8. Translated into Tiếng Việt by gpt-5, against glossary version 7. Translated from the English.