RISC I: MÁY TÍNH VLSI VỚI TẬP LỆNH RÚT GỌN
DAVID A. PATTERSON và CARLO H. SEQUIN
Bộ phận Khoa học Máy tính Đại học California Berkeley, California
TÓM TẮT
Dự án Máy tính với Tập Lệnh Rút Gọn (RISC) nghiên cứu một phương án thay thế cho xu hướng chung hướng tới các máy tính có tập lệnh ngày càng phức tạp: Với một tập hợp lệnh thích hợp và một thiết kế kiến trúc tương ứng, có thể đạt được một máy có thông lượng hiệu dụng cao. Sự đơn giản của tập lệnh và các chế độ định địa chỉ cho phép hầu hết các lệnh thực thi trong một chu kỳ máy, và sự đơn giản của từng lệnh bảo đảm thời gian chu kỳ ngắn. Ngoài ra, một máy như vậy sẽ có thời gian thiết kế ngắn hơn nhiều.
Bài báo này trình bày kiến trúc của RISC I và sơ đồ hỗ trợ phần cứng mới của nó cho lời gọi/trả về thủ tục. Các tập ngân hàng thanh ghi chồng lấp có thể truyền các tham số trực tiếp tới các chương trình con là nguyên nhân chủ yếu tạo nên hiệu năng xuất sắc của RISC I. Các so sánh tĩnh và động giữa kiến trúc mới này với các máy truyền thống hơn được đưa ra. Mặc dù các lệnh đơn giản hơn, độ dài trung bình của các chương trình được phát hiện là không vượt quá các chương trình cho DEC VAX 11 quá một hệ số 2. Các phép đo chuẩn sơ bộ chứng minh các ưu điểm về hiệu năng của RISC. Có vẻ có khả năng xây dựng một máy tính một chip nhanh hơn VAX 11/780.