Two-Level Adaptive Training Branch Prediction

Tse-Yu Yeh, Yale N. Patt, 1991, MICRO

About this paperEnglishbeside English

This paper is under a licence that does not allow it to be reproduced, so what is here is its front matter and a short abstract. Read it at the publisher's page.

Có sự suy giảm nghiêm trọng về hiệu năng trong các máy có đường ống sâu và/hoặc siêu vô hướng do các lỗi dự đoán gây ra bởi lượng lớn công việc suy đoán phải bị loại bỏ [1, 8]. Đây là động lực để đề xuất một sơ đồ dự đoán nhánh động mới có độ chính xác cao hơn. Sơ đồ mới sử dụng hai mức thông tin lịch sử nhánh để đưa ra dự đoán. Mức thứ nhất là lịch sử của nn nhánh gần nhất. Mức thứ hai là hành vi nhánh đối với ss lần xuất hiện gần nhất của mẫu duy nhất đó trong lịch sử của nn nhánh gần nhất. Thông tin lịch sử được thu thập trực tiếp trong quá trình thực thi mà không cần thực thi chương trình trước đó, loại bỏ nhược điểm chính của Static Training Prediction. Sơ đồ được đề xuất ở đây được gọi là Two-Level Adaptive Training Branch Prediction, vì các dự đoán không chỉ dựa trên bản ghi của nn nhánh gần nhất, mà còn dựa trên bản ghi của ss lần xuất hiện gần nhất của bản ghi cụ thể của nn nhánh gần nhất.

Các mô phỏng dựa trên trace đã được sử dụng trong nghiên cứu này. Sơ đồ dự đoán nhánh Two-Level Adaptive Training cũng như các sơ đồ dự đoán nhánh động và tĩnh khác đã được mô phỏng trên bộ phép đo chuẩn SPEC. Bằng cách sử dụng Two-Level Adaptive Training Branch Prediction, độ chính xác dự đoán trung bình đối với các phép đo chuẩn đạt 97 phần trăm, trong khi hầu hết các sơ đồ khác đạt dưới 93 phần trăm. Điều này biểu thị sự giảm hơn 100 phần trăm số lần dự đoán sai khi sử dụng sơ đồ Two-Level Adaptive Training. Sự giảm này có thể trực tiếp dẫn đến mức tăng hiệu năng lớn trên một bộ xử lý hiệu năng cao.

References

  1. M. Butler, T-Y Yeh, Y.N. Patt, M. Alsup, H. Scales, and M. Shebanow, “Instruction Level Parallelism is Greater Than Two”, Proceedings of the 18th International Symposium on Computer Architecture, (May 1991), pp. 276–286.
  2. D. R. Kaeli and P. G. Emma, “Branch History Table Prediction of Moving Target Branches Due to Subroutine Returns”, Proceedings of the 18th International Symposium on Computer Architecture, (May 1991), pp. 34–42.
  3. Tse-Yu Yeh, “Two-Level Adaptive Training Branch Prediction”, Technical Report, University of Michigan, (1991).
  4. Motorola Inc., “M88100 User’s Manual”, Phoenix, Arizona, (March 13, 1989).
  5. W.W. Hwu, T.M.Conte, and P.P.Chang, “Comparing Software and Hardware Schemes for Reducing the Cost of Branches”, Proceedings of the 16th International Symposium on Computer Architecture, (May 1989).
  6. N.P. Jouppi and D. Wall, “Available Instruction-Level Parallelism for Superscalar and Superpipelined Machines.”, Proceedings of the Third International Conference on Architectural Support for Programming Languages and Operating Systems, (April 1989), pp. 272-282.
  7. D. J. Lilja, “Reducing the Branch Penalty in Pipelined Processors ”, IEEE Computer, (July 1988), pp.47-55.
  8. W.W. Hwu and Y.N. Patt, “Checkpoint Repair for Out-of-order Execution Machines”, IEEE Transactions on Computers, (December 1987), pp.1496-1514.
  9. P. G. Emma and E. S. Davidson, “Characterization of Branch and Data Dependencies in Programs for Evaluating Pipeline Performance” , IEEE Transactions on Computers, (July 1987), pp.859-876.
  10. J. A. DeRosa and H. M. Levy, “An Evaluation of Branch Architectures ”, Proceedings of the 14th International Symposium on Computer Architecture, (June 1987), pp.10-16.
  11. D.R. Ditzel and H.R. McLellan, “Branch Folding in the CRISP Microprocessor: Reducing Branch Delay to Zero”, Proceedings of the 14th International Symposium on Computer Architecture, (June 1987), pp.2-9.
  12. S. McFarling and J. Hennessy, "Reducing the Cost of Branches", Proceedings of the 13th International Symposium on Computer Architecture, (1986), pp.396-403.
  13. J. Lee and A. J. Smith, "Branch Prediction Strategies and Branch Target Buffer Design", IEEE Computer, (January 1984), pp.6-22.
  14. T.R. Gross and J. Hennessy, "Optimizing Delayed Branches", Proceedings of the 15th Annual Workshop on Microprogramming, (Oct. 1982), pp.114-120.
  15. D.A. Patterson and C.H. Sequin, "RISC-I: A Reduced Instruction Set VLSI Computer", Proceedings of the 8th International Symposium on Computer Architecture, (May. 1981), pp.443-458. Read it here
  16. J.E. Smith, "A Study of Branch Prediction Strategies", Proceedings of the 8th International Symposium on Computer Architecture, (May. 1981), pp.443-458.
  17. L.E. Shar and E.S. Davidson, "A Multiminiprocessor System Implemented Through Pipelining.", IEEE Computer, (Feb. 1974), pp.42-51.
  18. T. C. Chen, "Parallelism, Pipelining and Computer Efficiency", Computer Design, Vol. 10, No. 1, (Jan. 1971), pp.69-74.

Read off the page by a vision model reading the page images using olmOCR-2-7B-1025-FP8. Translated into Tiếng Việt by gpt-5, against glossary version 7. Translated from the English.